日本国家先进产业技术研究所 (AIST；院长：Ryoji Chubachi) 自旋电子学研究中心金属自旋电子学团队 Kay Yakushiji（组长）（主任：Shinji Yuasa）将垂直磁化隧道磁阻 (TMR) 元件的存储稳定性提高了两倍，该元件用于下一代存储器件（一种自旋扭矩切换磁性随机存取）存储器（STT-MRAM）。

垂直磁化的TMR元件由负责信息记忆的“存储层”和作为存储层信息判断标准的“参考层”组成。存储层必须具有保留性（记忆稳定性），以免丢失存储的信息。在新开发的垂直磁化TMR元件中，通过使用铱层和超薄钴层作为存储层的一部分的界面组成结构，存储稳定性提高了两倍。取代传统半导体存储器（DRAM）需要小于20纳米（nm）的元件尺寸，目前的成果有望实现19纳米元件尺寸的高集成STT-MRAM，并应用于数据存储和移动设备的商业化

详细结果将在《应用物理快车。”

存储层稳定性与可生产的垂直磁化TMR元件尺寸的相关图 在开发的存储层中，将存储层稳定性指标提高到传统值的两倍，允许19纳米的元件尺寸。

基于TMR元件的STT-MRAM具有非易失性、高速、高擦写耐久性等特点。特别是，由于它是非易失性的，不需要电力来维持存储器，这一事实使其作为节能的新一代通用存储器而受到关注。基于垂直磁化TMR元件的STT-MRAM的巨大潜力已经在日本和国外得到广泛展示，目前正在积极推进实现器件应用的技术开发。在器件方面，利用其非易失性的优势，STT-MRAM有望成为超越传统半导体存储器（DRAM）的主流确保用于与存储结合的外围存储器或大容量主存储器。然而，对于STT-MRAM，元件尺寸越小，存储器稳定性就越困难。目前，从日本国内外垂直磁化TMR元件的结构和材料来看，存储稳定性在30纳米尺寸上趋于平稳，而实现DRAM替代品所需的20纳米以下的尺寸变得越来越困难。

AIST正在研究和开发高性能垂直磁化TMR元件，这是实现高容量STT-MRAM的核心技术。自 2008 年与东芝公司等合作开发出世界上第一个基于垂直磁化 TMR 元件的 STT-MRAM 原型以来，AIST 一直是 STT-MRAM 开发领域的全球领导者。目前，AIST已将存储元件尺寸缩小至30纳米，并正在大力推进高冲击力DRAM替代STT-MRAM的研究，迈向实际应用。然而，由于主流垂直磁化TMR元件的结构和材料，存储稳定性在30 nm元件尺寸处趋于平稳。因此，AIST决定通过新结构和材料进行研究和开发，以提高内存稳定性。

目前的研究和开发是在日本科学技术振兴机构战略基础研究计划（PRESTO）“新材料科学与元素战略”（研究主管：Hideo Hosono）的研究项目“通过单原子层设计开发不含稀有金属的超高磁性各向异性薄膜”（研究负责人：药师寺凯）的支持下进行的。

研究人员在存储层中引入了薄铱膜和超薄钴膜。以往，存在当铱薄膜和钴薄膜层叠时，铟和钴容易发生相互扩散的问题。然而，通过开发一种薄膜形成技术和精心设计的薄膜形成条件，研究人员成功地抑制了原子水平上的相互扩散，形成了非常尖锐的界面。图 1 显示了实际形成的薄膜结构的电子显微镜图像。铱薄膜层顶部形成的钴薄膜层厚度仅为 1 nm。

图1：铱薄膜和形成在其顶部的超薄钴薄膜的横截面的电子显微镜图像

所开发的垂直磁化TMR元件的整体薄膜结构如图2所示。元件下部形成有界面尖锐的铱薄膜和超薄钴薄膜，两层薄膜上层叠有各种薄膜。黄线包围的钴（Co）/钨（W）/铁硼（Fe-B）三个集成层构成存储层，该集成存储层作为STT-MRAM的一个存储器。当使用迄今为止任何垂直磁化TMR元件中未使用的材料和结构时，例如铱薄膜和超薄钴薄膜，有必要在不失去传统垂直磁化TMR元件所拥有的各种特性的情况下增加新的性能。这一点也是开发元件的重点，因此如图2所示，在钴薄膜上方插入钨，以实现与传统垂直磁化TMR元件相当的低电阻面积（RA）值和高磁阻（MR）比。记忆稳定性由存储层的“体积”和“各向异性能量”决定。利用所开发的元件，通过将各向异性能量比以前的技术提高两倍，在不改变存储层体积的情况下，存储器稳定性提高了两倍。这一特性使得实现 19 nm 尺寸的 STT-MRAM 成为可能。它还满足20 nm以下元件尺寸所需的低电阻面积特性。预计这些结果将大大加速高容量STT-MRAM的实际应用开发。

图2：所开发的垂直磁化TMR元件的横截面结构图

所开发的成膜技术可应用于其他材料和晶体取向的垂直磁化薄膜，具有广泛的应用潜力。研究人员将努力基于该技术实现更高的存储稳定性（“存储层稳定性与可生产的垂直磁化TMR元件尺寸的相关图”纵轴上的数字更大），旨在建立高容量STT-MRAM的量产技术。