日语

 

更新(月/日/年):2013 年 2 月 19 日

沟道长度为 3 nm 的晶体管成功运行

- 能量损耗小的晶体管将有助于降低集成电路的功耗-

积分

  • 使用硅晶体各向异性溶解形成的 V 形凹槽制造沟道长度为 3 nm 的晶体管。
  • 纳米级结构控制和新的结技术实现了高性能运行。
  • 世界领先科技创新研发资助计划(FIRST)“绿色纳米电子核心技术开发”项目成果

摘要

Shinji Migita(高级研究员)等人、绿色纳米电子中心合作研究小组(GNC;负责人:横山直树)、米乐m6官方网站(AIST;所长:Tamotsu Nomakuchi)纳米电子研究所(所长:Seigo Kanemaru)已确认沟道长度为 3 nm 的超小型晶体管的运行。

所开发的晶体管是采用通过硅晶体在碱性溶液中各向异性溶解而形成的V形凹槽来制造的。通过控制溶解条件,制备具有3 nm尖锐尖端的凹槽,并将凹槽尖端用作通道。结是通过新技术形成的,杂质均匀分布在整个硅晶体上。就电特性而言,当沟道厚度(长度为3 nm)减薄至1 nm时,电流调节性能达到最大。还研究了晶体管中电子的速度;经验证,散射效应在 3 nm 长的通道内受到抑制,从而导致电子的准弹道流。这表明电流可以在没有能量损失的情况下流动。经过检查,预计集成电路的功耗会降低。

这项技术的详细信息将于2012年12月10日至12日在美国旧金山举行的2012年国际电子器件会议(IEDM 2012)上公布。

图
沟道长度为 3 nm 的晶体管原型的电子显微镜图像

研究的社会背景

近年来,随着移动信息终端的普及和IT设备的进步,功耗的增加已成为人们关注的问题。社会对降低电子信息设备功耗的需求日益增长。大规模集成电路 (LSI) 是电子信息设备的核心,包含超过 1 亿个执行高速运算的晶体管。为了降低信息设备的功耗,有必要开发能够降低这数百万个晶体管消耗的能量的技术。

全球范围内从材料、结构、工作原理等多个角度进行研发,以降低晶体管的能耗。在结构上,一个重要的设计策略是晶体管的小型化。如今,市场上的一些 LSI 由尺寸约为 20 nm 的晶体管组成。在研发层面,小于10纳米晶体管的性能验证备受关注。

研究史

GNC 成立于 2010 年 4 月,旨在实施由内阁府和日本学术振兴会运营的 FIRST 采用的项目。 GNC 由 AIST 研究人员和来自五家公司(富士通研究所、东芝公司、日立公司、瑞萨电子公司和 ULVAC 公司)的企业研究人员组成。 GNC自2011财年以来一直在进行晶体管的研究和开发,旨在将传统LSI的功耗降低至当前水平的1/10至1/100左右。

本研究得到FIRST“绿色纳米电子核心技术开发”项目(核心研究员:横山直树)的支持。

研究详情

所开发的技术是采用现有的半导体制造方法并结合纳米级结构控制技术和全新的结技术来实现的。图 1 显示了原型程序。使用SOI基板制造晶体管,其中将硅单晶粘贴到绝缘膜上。首先,用碱性溶液溶解单晶的有限区域,形成V形凹槽。溶解速度根据硅晶体表面而变化,由于该特性,仅保留某些晶体表面,并形成V形槽。通过控制溶解温度和持续时间,可以使凹槽尖端变得尖锐,曲率半径为3 nm。这部分成为晶体管通道。通过精确调节V形槽的深度,可以轻松控制通道厚度。形成V形槽后,沉积栅绝缘层和栅电极层,并进行图形处理,形成栅电极。然后将离子注入到将成为源极和漏极部分的位置。最后采用高温退火促进杂质扩散,使其高浓度均匀分布在整个硅晶体上。传统的晶体管制造方法是通过抑制杂质的扩散来产生浓度梯度,从而形成PN结。然而,当晶体管小型化至小于10nm时,PN结的形成变得困难。为了解决这个问题,采用了一种新的结技术,晶体管仅通过栅电极电场产生的能量势垒来工作,而不使用 PN 结。图 2 显示了原型晶体管横截面结构的电子显微镜图像。

图 1
图1:所开发晶体管的原型程序
(a)使用碱性溶液溶解SOI衬底以形成V形凹槽。 (b)沉积栅极绝缘体和电极层。在处理栅极图案之后注入离子。 (c)通过退火使杂质以高浓度均匀扩散。 V形槽的尖端很尖锐,曲率半径为3 nm,形成晶体管沟道。

图 1
图2:原型晶体管横截面结构的电子显微镜图像

图3显示了沟道长度为3 nm的晶体管的电特性。通过改变栅极电压,漏极电流可以调节六个数量级或更多。对于漏极电压的变化,也证实了晶体管的正常电流响应。

 
图 2
图 3:原型晶体管的电气特性
(a) 栅极电压和漏极电流之间的关系。图中的数字表示漏极电压的设定值。 (b)当漏极电压以02V的增量改变到最大20V时,漏极电压和漏极电流之间的关系。通过这些测量确认了晶体管的正常操作。

为了提高晶体管的性能,其沟道厚度是一个重要参数。我们系统地研究了SOI衬底沟道部分厚度的影响,结果如图4所示。结论是,达到1 nm的厚度对于更高的性能至关重要。当晶体管微型化到极致时,结构必须控制在纳米尺度。

图 4
图4:当沟道厚度在纳米尺度上改变时的电特性
通过改变SOI衬底沟道部分的厚度得到沟道长度为3nm的晶体管的栅极电压和漏极电流之间的关系。为了获得更高的性能,通道部分需要 1 nm 的厚度。

所开发的晶体管内部电子的速度分析如图5所示。电子以恒定的速度从源极端子流向漏极端子。在传统晶体管中,进入源极端子的电子随着在沟道内散射而逐渐减慢。然而,在沟道长度为 3 nm 的晶体管中,电子到达漏极时几乎没有散射,从而保持速度恒定。无散射意味着晶体管内部没有能量损失。如果在未来的LSI中使用这种晶体管,预计能耗会降低。

图 5
图 5:分析通道内的电子速度
进入源极端子的电子到达漏极时速度不会降低,这表明大多数电子通过通道时不会发生散射。

未来计划

基于已开发的晶体管,研究人员计划扩大对能够进一步降低功耗的新原理晶体管的研究。






▲ 页面顶部