mile米乐官方网站 实现世界上第一个下一代高性能 III-V/Ge CMOS 晶体管

高移动性有III-V族化合物半导体和锗（Ge）频道采用下一代高性能 III-V/GeCMOS世界上第一个晶体管。传统的硅（Si）晶体管性能提升有限，很难将性能提升超过200%，但随着这种III-V/Ge CMOS晶体管的实现，预计超越传统200%极限的下一代高性能III-V/Ge CMOS晶体管将投入实际使用。

国立大学法人东京大学[校长滨田纯一]（以下简称“东京大学”）、独立行政法人国立先进产业技术综合研究所[校长野间口裕]（以下简称“AIST”）、住友化学株式会社[校长德仓正和]住友化学（以下简称“住友化学”）和国立材料科学研究所（院长：助胜） Ushioda）（以下简称“国立材料科学研究所”）正在共同研究开发硅平台上的 III-V 半导体沟道晶体管技术。

8667_8825自洽同步制造技术，(2)超薄通道III-V-OI MOSFET的性能(3)简化III-V/Ge CMOS工艺的技术。

这些成就的详细信息可以在最先进的设备技术报告“2011超大规模集成电路技术研讨会”（超大规模集成电路研讨会2011)（2011 年 6 月 13-16 日，京都）上发表。

　这项研究是受独立行政机构新能源产业技术综合开发机构（NEDO）委托于2007财年启动的项目“新型纳米电子半导体材料及新型结构纳米电子器件技术的开发”（硅平台上的III-V族半导体沟道晶体管技术的研究开发）而进行的。

■ 点■

　传统硅晶体管的性能提升有限，性能提升很难超过200%。现在，通过开发 III-V/Ge CMOS，将有可能突破这一限制。应用本次开发的基础技术，实现了具有高电子迁移率的III-VnGe 具有 MOSFET 和高空穴迁移率p集成MOSFET的下一代高性能III-V/Ge CMOS晶体管有望投入实际应用。

第1点：实现世界上第一个下一代高性能III-V/Ge CMOS晶体管

• 实现了世界上第一个下一代高性能III-V/Ge CMOS晶体管。通过利用衬底键合技术在Ge衬底上集成砷化铟镓(InGaAs)沟道，我们在世界上首次成功制造了具有高电子迁移率的III-V沟道和高空穴迁移率的Ge沟道的III-V-OI-on-Ge(InGaAs-OI-on-Ge)衬底。此外，通过利用镍（Ni）与III-V通道或Ge通道之间的合金化反应，III-VnMOSFET 和 GepMOSFET金属 S/D开发一种自对准工艺，允许同时制造 III-V 结点nMOSFET 和 Gep我们在世界上首次成功开发出将 MOSFET 集成在同一基板上的 III-V/Ge CMOS 晶体管。这有望促进下一代高性能III-V/Ge CMOS晶体管的实际应用。

第2点：高电子迁移率超薄沟道III-V-OIn提高 MOSFET 性能

• 实现更高性能的膜厚为 10 nm 或更薄的超薄沟道 III-V MOSFET，可集成到下一代高性能 III-V/Ge CMOS 晶体管中InGaAs复合沟道n我们开发了一种MOSFET，并实现了超过Si MOSFET 4 倍的高电子迁移率。超薄沟道III-V-OI，同时保持高电子迁移率nMOSFET缩放

第3点：开发具有通用金属S/D和金属栅极的精细III-V/Ge CMOS工艺技术

• 为了生产下一代高性能 III-V/Ge CMOS 晶体管，我们开发了使用通用金属的金属 S/D 和金属栅极形成技术，并成功地显着简化了 III-V/Ge CMOS 工艺，并演示了栅极长度为 100 nm 或更小的微观 III-V/Ge CMOS 晶体管的操作。

研究成果1：全球首次实现下一代高性能III-V/Ge CMOS晶体管
～开发将III-V沟道和Ge沟道集成在同一衬底上的技术，以及基于Ni合金的自对准工艺同时制造III-V/Ge金属S/D CMOS晶体管的技术开发～

　我们开发了世界上第一个InGaAs-OI-on-Ge衬底，将高电子迁移率的InGaAs沟道和高空穴迁移率的Ge沟道集成在同一衬底上，使得实现下一代高性能III-V/Ge CMOS晶体管成为可能。此外，我们还开发了一种使用基于镍合金的自对准工艺同时制造 III-V/Ge 金属 S/D CMOS 晶体管的技术。有了这些，III-VnMOSFET 和 Gep我们实现了世界上第一个在同一衬底上制造MOSFET的III-V/Ge CMOS晶体管，并在世界上首次证明通过集成高迁移率材料可以实现性能超过Si晶体管的III-V/Ge CMOS晶体管。

　这次，通过使用基板粘合技术，掩埋氧化物 (BOX) 层阿尔₂O₃成功开发了InGaAs-OI-on-Ge衬底。为国际首次采用该材料（图1-1）。此外，利用Ni与III-V沟道或Ge沟道之间的合金化反应，III-VnMOSFET 和 Gep我们开发了一种工艺，允许以自对准方式同时形成 MOSFET S/D 结（图 1-1）。 III-V族在同一衬底上同时制造nMOSFET 和 Gep我们是世界上第一个成功演示 MOSFET 工作原理的公司（图 1-2），也是世界上第一个成功开发 III-V/Ge 金属 S/D CMOS 晶体管的公司。使用 InGaAs-OI-on-Ge 衬底在同一衬底上制作 III-VnMOSFET 和 GepMOSFET 中的高电子迁移率，大约 1800 cm²/Vs 和约 260 cm 的高空穴迁移率²/Vs已实现。其中，InGaAsnMOSFET 和 GepMOSFET 是硅n/p与 MOSFET 相比，性能分别提高了约 35 倍和约 23 倍（图 1-2）。

图 1-1 III-V-OI-on-Ge 衬底的照片（左图）。使用自对准工艺在同一衬底上制造 InGaAsnMOSFET 和 GepMOSFET 照片（右）。

图 1-2 在 III-V-OI-on-Ge 衬底上制造的 InGaAsnMOSFET 和 GepMOSFET 晶体管特性。 III-V/Ge金属S/D CMOS晶体管的电流-电压特性（左图）。可以看出，实现了良好的晶体管操作。 InGaAs-OInMOSFET 和 GepMOSFET 的电子迁移率比 Si 晶体管高约 35 倍（右图），空穴迁移率比 Si 晶体管高约 23 倍（中图）。

研究成果2：高电子迁移率超薄沟道III-V-OI MOSFET的研制
～开发由有效沟道厚度为1 nm的InGaAs复合沟道组成的III-V-OI MOSFET～

　超薄沟道的利用有望成为解决因 MOSFET 小型化而导致漏电流增加的方法。此次，我们开发了总沟道厚度为10 nm或更小的InGaAs复合沟道的III-V-OI MOSFET，并在世界上首次成功演示了其运行。

　InGaAs复合沟道是通过将具有高In成分的InGaAs层夹在具有低In成分的InGaAs层之间而制成的，从而形成具有高In成分的InGaAs沟道层（有效沟道层），电流实际上流过栅极绝缘膜住友化学的优秀外延生长14984_15210⁷导通电流/关断电流比已经实现。此外，在有效沟道厚度为5 nm的结构中，体III-Vn相当于 MOSFET、Si 的高电子迁移率n实现了大约 MOSFET 42 倍的高电子迁移率。预计这将能够实现超薄沟道 III-V-OI MOSFET 的微缩，同时保持高迁移率。

图2-1 InGaAs复合通道的横截面照片。不同In成分的InGaAs层形成总沟道厚度小于10 nm的InGaAs复合沟道。电流流经具有高 In 成分的中央 InGaAs 层（有效沟道层）。

图 2-2 具有 InGaAs 复合通道的 III-V-OInMOSFET 性能评估。实现了有效沟道厚度为1 nm的InGaAs复合沟道（左图）。 III-V-OI，具有有效沟道厚度为 5 nm 的 InGaAs 复合沟道nMOSFET，10 nm 厚 InGaAs 单层 III-V-OIn大约是 MOSFET、Si 的 16 倍n电子迁移率比 MOSFET 高约 42 倍（中心图）。通过大约 10 nm 的超薄沟道 III-V-OI MOSFET，我们实现了与体 III-V MOSFET 相当的高电子迁移率（见右图）。

研究成果3：采用共金属S/D和金属栅极的精细III-V/Ge CMOS工艺技术的开发

　在高迁移率沟道III-V/Ge CMOS工艺中，沟道材料不同，因此有人担心工艺会比以前的集成变得更加复杂。为了实现微观III-V/Ge CMOS，我们开发了适用于不同沟道材料的通用工艺和材料，并在世界上首次成功演示了栅极长度为100 nm或更小的微观III-V/Ge CMOS晶体管的操作。

InGaAs 和 Ge乐队阵容（图3-1），我们可以看到InGaAs的导带边缘和Ge的价带边缘非常接近。由此看来，n/p在MOSFET阈值控制方面，可以使用常见的栅电极材料。此外，这种普通金属电极适合小型化。肖特基势垒17535_17679选择最后一个方法使用InGaAsnMOSFET 和 Gep我们已经制作了 MOSFET 原型（图 3-2）。图 3-3 显示了制造的 InGaAs MOSFET 和 Gep这是MOSFET的工作特性。我们成功地使用InGaAs沟道和Ge沟道同时获得了对比良好的晶体管特性。此外，在100 nm或更短的栅极长度下表现出了高抗缩放性，并且通过标准化金属材料，我们不仅成功地实现了III-V/Ge异质沟道CMOS工艺的集成和小型化，而且还显着简化了CMOS工艺。

图3-1 InGaAs和Ge能带阵容

图3-2 栅极长度为50 nm的InGaAs nMOSFET的横截面照片

图3-3 采用相同工艺制造的栅极长度为100 nm的InGaAs nMOSFET和Ge pMOSFET的电流-电压特性

　像这样，逻辑LSI的Si沟道，实现了下一代高性能III-V/Ge CMOS晶体管。具有高电子迁移率的III-V沟道（例如InGaAs）和具有高空穴迁移率的Ge沟道。此外，为了提高其性能，我们成功建立了III-V/Ge CMOS晶体管的工艺技术，支持超薄沟道III-V-OI MOSFET的性能改进和微缩化。将这些投入实际应用的下一代高性能CMOS晶体管有望提高计算机、服务器、数字家电等的性能并降低功耗。

　东京大学、日本产业技术研究院、住友化学和国立材料科学研究所正在联合研究开发硅平台上的 III-V 族半导体沟道晶体管技术。该联合研究成果受NEDO项目“纳米电子半导体新材料与新结构纳米电子器件技术开发”（硅平台上III-V族半导体沟道晶体管技术的研究与开发）委托【主题负责人高木真一】。从 2007 年到 2011 年的五年里，我们一直在开发新的晶体管结构和材料，以显着提高现有晶体管的性能。

　该研究主题提出了一种新的工程方法来考虑16纳米代及以后代LSI晶体管的材料选择，旨在在Si衬底上实现III-V-OI结构晶体管，这有望成为未来超精细晶体管的结构。由于III-V沟道具有比Si更高的电子迁移率，因此有望具有高电流驱动能力。另一方面，为了实际应用，重要的是可以使用现有的Si LSI制造技术来制造晶体管。因此，有必要在Si衬底上集成III-V族通道。然而，使用传统的晶体生长方法在硅衬底上集成 III-V 沟道极其困难。因此，在本研究中，我们建议使用直接衬底键合技术制造 III-V-OI 结构。迄今为止，直接衬底键合方法已用于将 SiO₂铝₂O₃作为BOX层，我们成功集成了膜厚32 - 100 nm的III-V沟道，并在全球率先开发出具有高电子迁移率的III-V-OI MOSFET。 2009 年迄今已报告结果超大规模集成电路技术研讨会2010 年超大规模集成电路技术研讨会、2010 国际电子器件会议等。这次，我们成功集成了高电子迁移率的III-V沟道和高空穴迁移率的Ge沟道，实现了世界上第一个III-V/Ge CMOS晶体管。超大规模集成电路技术研讨会

 

◆CMOS

补充（补充）MOS 缩写。n通道 MOSFET 和p一种称为通道 MOSFET 的器件，它是一种串联连接的晶体管，其开/关操作相反。这是集成电路中信号处理最基本的电路。[返回来源]

◆移动性

是表示载流子在固体中流动的容易程度的指标，是施加的电场强度与载流子行进速度之间的比例系数。当施加相同大小的电压时，迁移率越大，载流子的行进速度越大，电流也越大。[返回来源]

◆III-V族化合物半导体

由元素周期表第III族原子（铝、镓、铟等）和第V族原子（氮、磷、砷等）组合而成的半导体。典型例子包括砷化镓(GaAs)、磷化铟(InP)、砷化铟镓(InGaAs)、砷化铟(InAs)和氮化镓(GaN)。[返回来源]

◆MOSFET，通道

MOSFET是最基本的LSI金属氧化物半导体（金属氧化物半导体）场效应晶体管（场效应晶体管）的缩写。 MOSFET 具有三个电极：栅极、源极和漏极。施加到栅电极的电压（栅极电压）在半导体侧感应出电子（负电荷）或空穴（正电荷）的载流子，从而打开和关闭电流。载流子行进的区域称为通道。沟道入口侧的电极称为源极，取出载流子的出口侧的电极称为漏极。一种电子在通道中感应运行的元素n型沟道MOS晶体管，空穴运行型元件p型沟道MOS晶体管。n和p分别是负（负），积极（正确）的缩写。[返回来源]

◆自洽型

自动将 MOSFET 的源极/漏极位置与先前形成的栅极电极对齐。[返回来源]

◆III-V-绝缘体上(III-V-OI)

III-V-绝缘体上(III-V-OI)是指在绝缘膜上形成的III-V族化合物半导体的单晶薄膜。 III-V-OI 基板尚未商业化。在本研究中，InGaAs 被用作 III-V 族化合物半导体。 III-V族化合物半导体的电子迁移率远高于Si，因而具有高性能。n可以形成沟道MOS晶体管。在这项研究中，InGaAs-OI 衬底主要使用 InGaAs 作为 III-V 族化合物半导体来制造。[返回来源]

◆InGaAs复合沟道

采用外延生长制成的沟道层，由夹在低In成分的InGaAs层之间的具有高In成分和较高电子迁移率的InGaAs层组成。通过将具有高In组成的InGaAs层夹在具有较大带隙和低In组成的两个InGaAs层之间，载流子将更容易集中在具有高In组成的InGaAs层中，并且预期迁移率将比由单层具有高In组成的InGaAs构成的沟道层更高。[返回来源]

◆金属源极/漏极（金属S/D）

金属源极/漏极（S/D）是一种MOSFET，其中源极和漏极通过将金属连接到沟道而形成。在传统的S/D形成中，通过离子注入等将杂质引入沟道的入口和出口来形成结。[返回来源]

◆缩放

减小设备的尺寸。也称为小型化。[返回来源]

◆埋氧化膜（BOX）层

当通过绝缘层在衬底表面上形成薄半导体层时，埋入氧化物用作绝缘层（掩埋氧化物) 的缩写。[返回来源]

◆栅极绝缘膜

插入 MOSFET 沟道和栅电极之间的绝缘膜。当向栅电极施加电压以在沟道中感应出载流子时，它起到阻止电流在栅电极和沟道之间流动的作用。 MOSFET特性受到栅绝缘膜与沟道界面处产生的电荷和缺陷的强烈影响，因此提高该界面的质量非常重要。[返回来源]

◆外延生长

当在结晶衬底上形成薄膜时，薄膜的晶体在衬底晶体取向的影响下生长的现象，以及利用该现象生产结晶薄膜的方法。例如，当衬底具有(100)面并且在其上生长具有相同晶体结构的物质时，生长的晶体的面取向通常为(100)面。[返回来源]

◆导通电流/关断电流比

根据栅极电压的大小改变 MOSFET 漏极电流时的最大电流（开）和最小电流（关）之比。 MOSFET作为电流开关性能的重要指标之一。[返回参考源]

◆肖特基势垒

称为肖特基势垒的能量势垒出现在半导体和金属之间的结界面处。因此，当电流流过该界面时，电子要么跨越或隧道穿过能垒。为了降低结的电阻，有必要降低该势垒。[返回来源]

◆乐队阵容

半导体、金属和绝缘膜的能带阵容。通过选择适当的结合阵容，可以控制 MOSFET 阈值。[返回来源]

◆最后门方法

一种MOSFET制造方法，其中首先形成S/D区，然后最后形成栅极绝缘膜和栅电极部分。[返回来源]

◆逻辑LSI

执行逻辑计算的LSI。[返回来源]