国立先进产业技术综合研究所 [理事长：石村和彦]（以下简称「产研院」） 器件技术研究部 [研究主任：中野隆] 先进 CMOS 技术研究组 以张文新研究员为代表的日本团队（产研院和东北大学）和国家实验研究所台积电研究所 台湾团队（国研院）的日台国际合作研究组东大、国立成功大学、国立钦南国际大学、国立台湾大学、国立中山大学、逢甲大学、工业技术研究所、台湾日立高新技术公司），以该研究所（以下简称“TSRI”）李耀仁研究员为代表，2nm 一代的场效应晶体管 (FET)Si（硅）和 Ge（锗）异质沟道互补场效应晶体管hCFET（异质互补场效应晶体管）。
这一次是Si和Ge频道开发出在硅的顶部和底部堆叠薄膜的技术n 型 FET和葛p 型 FET的hCFET结构以最短的距离。通过减少集成电路的三维结构，我们可以期待集成度的显着提高，甚至更快的速度。
该技术的详细信息将在2020年12月12日至16日在线举行的2020年IEEE国际电子器件会议（IEDM 2020）上公布（12日公告）。
Si/Ge异质沟道互补场效应晶体管hCFET
随着移动信息终端和IT设备的爆炸性普及，电子信息设备需要具有更高的性能和更低的功耗。图 1 显示了负责信息处理的场效应晶体管 (FET) 结构的路线图。称为平面的平面类型CMOS结构是摩尔定律的思路，人们一直在努力通过小型化FET来实现更高的性能和更低的功耗，但是二维小型化已经达到了其物理极限，并且从22nm左右开始，出现了向三维FET结构的重大转变。 FinFET 是一种鳍状大门这是目前已实用化结构的FET。其高级版本是GAA（Gate All around）结构，其中栅极完全覆盖通道的顶部、底部、左侧和右侧。据说，未来更先进的FET结构是n型FET和p型FET层叠的CFET结构。利用这种结构，可以用传统单个 FET 元件的尺寸构建 CMOS，从而显着减小面积并提高速度。同时，Si以外的沟道材料的研发也在取得进展。 Ge 与 Si 的比较大厅流动性、低电压操作以及与Si工艺的高兼容性，可以使用传统的Si用于n型FET和Ge用于p型FET来制造的异质沟道集成平台有望成为FET的高速技术。
图 1 FET 结构路线图
AIST 已在日本学术振兴会独立管理机构新能源产业技术开发机构下一代半导体材料和工艺基础设施 (MIRAI) 项目（2001-2010 财年）中开始研究和开发采用 Si n 型 FET 和 Ge p 型 FET 的 CMOS 技术。在高级研究与开发支持计划（FIRST）（2009-2013）下建立的合作研究机构绿色纳米电子中心工作后，我目前在器件技术研究部工作。2011 年 9 月 27 日、2014 年 6 月 9 日、AIST 2017 年 6 月 5 日新闻稿）。另一方面，台湾TSRI正在大力推动微工艺技术的发展，以实现2nm及以后代的3D通道。 2018年，双方发挥各自优势，启动了国际联合研究项目。
这项研究和开发是日本科学技术振兴机构 (JST) 国际科学技术合作基础设施开发项目日台研究交流“纳米电子技术对 AI 系统配置的贡献”（研究负责人：Toshihiko Kanayama）的一部分，也是研究项目“用于 AI 芯片技术的 3D 异构功能集成 hCFET”（代表研究人员：张文坤、李耀恩）的一部分。
AIST 和 TSRI 通过日本和台湾的国际合作，构建了具有堆叠 Si 和 Ge 层的 Si/Ge 异质沟道集成平台。当层压具有不同热膨胀系数的材料（例如Si和Ge）时，希望在尽可能低的温度下进行层压过程以避免热应力的影响。我们开发了一种低温异质层键合技术 (LT-HBT)，可在低于 200 摄氏度的温度下层压高质量的 Si 和 Ge 层（图 2）。通过这次开发的技术，首先SOI主机晶圆和Ge就可以了外延生长我做到了供体晶圆准备(a)。这里，在Ge层中，在与Si层的界面附近存在缺陷层，在表面侧存在优质层。接下来，将 SiO2沉积绝缘膜并活化表面(b)后，在200度的低温下直接粘合(c)。然后，供体晶片Si衬底(d)，盒子按顺序(e)去除绝缘膜和Si层。最后，东北大学开发的低损伤加工中性束蚀刻 (NBE)均匀地减薄Ge时(f)，获得Si/Ge异质沟道堆叠结构(g)。通过在低温下进行所有堆叠和刻蚀工艺，我们实现了高质量的Si/Ge异质沟道集成平台，并且对Si和Ge层的损伤极小。此外，使用该技术不仅大大简化了 hCFET 制造工艺，而且还允许更多的多层结构。
图2 采用低温异种材料键合技术的Si/Ge异种沟道堆叠工艺
hCFET 是利用该 Si/Ge 异质沟道堆叠平台制造的（图 3）。 Si和Ge层形成相同的沟道图案，并且蚀刻Si和Ge层之间的绝缘层以获得纳米片状堆叠沟道结构。图3(a)的扫描电子显微镜从鸟瞰图中，您可以看到 Ge 和 Si 通道暴露出来。在这个结构中，高k栅极绝缘膜/金属栅极为了覆盖整个沟道，实现了具有 GAA 结构的 hCFET，该结构由 Si n 型 FET 和 Ge p 型 FET 层叠而成（图 3（b））。该结构由顶部的Ge层和底部的Si层组成，呈纳米片形式，沟道宽度约为50 nm。TEM EDX 分析，Si/Ge异种材料沟道连接到高k栅极电介质（Al2O3）和金属栅极（TiN）（图3（c））。此外，我们成功地用单个栅极同时操作这些 n 型 FET 和 p 型 FET，这表明使用 LT-HBT 的异质沟道堆叠作为 2nm 代晶体管技术非常有效。
此次通过日本与台湾的强有力的国际合作，首次开发出2nm代三维异质沟道互补场效应晶体管hCFET。这可以说是朝着实现能够以低功耗进行高速信息处理的大规模集成电路迈出了新的一步。
图3 三维异质沟道互补场效应晶体管（hCFET），顶部和底部堆叠有Si n 型FET/Ge p 型FET
未来，日台国际联合研究小组将建立高精度异构渠道整合平台，为量产提供指导，并力争在三年左右内将技术转移到包括海外在内的民间企业。