米乐m6官方网站［会长：吉川博之］（以下简称“AIST”）光子技术研究部［所长：小林直人］是半导体工艺研究院有限公司[代表董事兼总裁前田和夫]（以下简称“半导体工艺研究所”）与AIST共同开发正电子的测量方法我们成功测量了低k绝缘膜中亚纳米到纳米范围内的微小空隙，这是实现下一代高性能半导体集成电路（LSI）的关键，并阐明了这些微小空隙与介电常数等各种特性直接相关。该测量技术预计将显着加快下一代高性能半导体LSI材料的开发。
○亚纳米到纳米微孔的测量迄今为止一直很困难
在开发下一代高性能半导体LSI时，可以最大限度地减少LSI内部布线的信号延迟低介电常数层间绝缘膜的发展为了实现具有低介电常数的绝缘膜，目前正在进行向材料中引入微孔的研究。由于这些微小的空隙会影响电性能和机械性能等各种性能，因此有必要测量空隙尺寸和尺寸分布并对其进行优化。使用电子显微镜等常用测量方法可以检查大于 10 纳米的空隙结构，但随着器件变得更小，甚至需要更小的空隙。然而，使用传统方法很难研究亚纳米到纳米范围内的微孔。
○在AIST，正电子可以测量超微小的空隙。正电子开发寿命测量装置
半导体工艺研究所开发出一种形成廉价低介电常数绝缘薄膜的方法，可实现工业化
AIST 使用高强度正电子束正电子/正电子素寿命测量我们开发了世界上第一个测量方法，称为可以测量特定深度的微观空隙尺寸的装置，并进行了通过核技术交叉研究将该测量方法用于材料开发的研究。同时，半导体工艺研究所开发了一种使用原料气体(HMDSO)的等离子体CVD形成低介电常数绝缘膜的方法，该方法廉价且具有工业优势。该方法可以实现低介电常数和铜扩散被生产出来。然而，使用该方法形成的膜中的空隙比传统低介电常数绝缘膜中的空隙小，使得不可能使用传统测量方法详细检查结构。
○ 成功测量从亚纳米到纳米的超微孔隙尺寸分布
为下一代半导体器件的最佳材料的开发开辟道路
因此，当我们对使用这种等离子体CVD方法形成的薄膜进行正电子/正电子素寿命测量时，我们成功地测量了亚纳米到纳米微孔的尺寸分布。此外，他们发现这些微观空隙与介电常数等各种特性直接相关，并揭示了使用CVD方法可以自由改变空隙的尺寸，并且可以使用这些空隙来控制介电常数等各种特性。
未来，我们计划将这种测量方法应用于各种低介电常数层间绝缘膜，以寻找下一代半导体器件的最佳材料。此外，他们计划将这种测量方法应用于纳米技术材料和光电材料等其他领域的高性能材料的开发。
个人电脑、手机等电子设备的普及，正在给社会结构带来一场IT革命的重大变化。这种电子技术的核心是大规模半导体集成电路（LSI）技术，而这种处理技术的小型化正以每三年集成度翻两番的速度发展，这就是所谓的摩尔定律。下一代半导体LSI已进入100 nm以下的加工尺寸领域，在该领域中，需要控制几个原子水平（亚纳米到纳米）的结构。
在下一代半导体的开发中，重要课题之一是低介电常数绝缘薄膜的开发（图1）。当试图提高小型化LSI的工作频率时，如果用于绝缘LSI内部互连的材料的介电常数较高，信号就会延迟。因此，全球范围内竞相开发介电常数尽可能低且与半导体工艺兼容的绝缘材料。
在开发这种低介电常数材料时，由于真空的介电常数最低，因此正在研究通过在绝缘材料中引入微小的空隙来降低介电常数。然而，空隙的存在会导致机械强度降低、电性能下降以及新布线材料铜扩散到绝缘体中等问题，因此需要技术来研究空隙尺寸并控制其结构。特别是，随着LSI互连变得更小，空隙的尺寸必须控制在亚纳米到纳米范围内。大于10纳米的空隙尺寸可以使用电子显微镜等常用的测量方法来确定，但在几纳米或更小的区域，电子显微镜的对比度变弱，从而难以确定空隙的尺寸。有一种气体吸附方法可以检查 1 至 10 纳米范围内的孔径，但该方法无法用于更小的孔径。研究亚纳米到纳米结构的一种方法是使用X射线或中子散射，但这种方法存在难以区分空隙和块（晶粒）以及无法获取深度方向信息的问题。
另一方面，正电子/正电子寿命测量方法使用能量均匀的正电子束，可以将正电子注入到几纳米到几微米的任意深度，这对于半导体器件的运行很重要（图2），并且具有能够无损检查特定深度的亚纳米到纳米空隙的特点，因此有望成为评估下一代低k绝缘膜的方法。
AIST（原电子技术研究所）自 1986 年以来一直在使用电子加速器高强度慢正电子束的发展1991年，我们研制出了世界上第一台正电子/正电子寿命测量装置，通过将能量均匀的短脉冲正电子束注入样品中，可以测量正电子和正电子素的寿命（图3，已申请专利）。我们证明该装置可用于观察离子注入形成的原子空位以及非晶硅薄膜和多孔硅薄膜中存在的纳米尺寸的空隙。
后来文部科学省核电试验研究（核基础技术交叉研究），我们改进了该设备的性能，现在能够以实用的测量时间（大约几分钟）和低背景来测量正电子和正电子素的寿命光谱。
在半导体工业中，迄今为止作为LSI布线的主流绝缘体的氧化硅膜的局限性在几年前开始显现出来，旋涂成膜技术作为一种容易获得低介电常数绝缘膜的方法而被开发出来。大约两年前，美国对这种低介电常数薄膜进行了正电子寿命测量，并证实它对于测量几纳米的空隙是有效的。 （后来我们课题组还对旋涂法形成的薄膜进行了正电子/正电子寿命测量，证实了其有效性，并在学术会议上公布。）但是，美国设备的分辨率比我们课题组的设备差，而且还没有进行亚纳米范围的测量。
最近，半导体工艺研究所的一个研究小组开发了一种利用等离子体CVD形成低介电常数薄膜的新技术。该方法使用HMDSO（六甲基二硅氧烷），这是一种廉价且工业上有利的材料，并且可以在375℃的实用温度下实现26范围内的介电常数。此外，通过使用相同的组成或添加NH3气体并施加衬底偏压，可以形成良好的防止铜扩散的阻挡膜，因此它有望成为下一代半导体的绝缘膜形成工艺技术。
通过该方法形成的绝缘膜预计具有比通过旋涂形成的膜更小的孔径，但是使用常规方法难以测量孔径。当我们对该薄膜进行正电子/正电子寿命测量时，我们成功测量了亚纳米到纳米范围内的孔径分布（图 4 和 5）。此外，我们发现孔径分布的形状和平均尺寸会根据CVD工艺中的等离子体功率和气压等条件而变化，并且尺寸的变化对应于介电常数等物理特性的变化（图6）。该结果表明，可以通过改变等离子体CVD方法的生长条件来人为地控制空隙的尺寸，从而可以控制诸如介电常数和铜扩散阻力等物理性能。
用于下一代半导体器件的低介电常数绝缘薄膜不仅必须具有低介电常数，而且还要满足机械强度、热稳定性、抗铜扩散性、电性能和工艺兼容性等许多条件。其中大多数与低介电常数绝缘膜内的微孔结构有关。下一代半导体的未来发展将需要具有更低介电常数的绝缘膜，为了满足各项要求，对其结构的评估和控制将变得越来越重要。因此，我们希望通过使用正电子束的正电子/正电子寿命测量方法来研究各种低介电常数绝缘膜，并为下一代半导体器件的开发做出贡献。
此外，这种测量方法被认为不仅对下一代半导体器件材料有效，而且对测量纳米技术材料和光电材料等其他领域材料的微观结构也有效，因此我们希望将其应用于这些材料的开发。
图1高性能LSI路线图和低介电常数层间介质膜的必要性
图2 正电子入射深度分布
当入射能量为1 keV、3 keV、10 keV时。
测量深度可以根据入射能量自由改变。术语解释
图 4 PECVD 生长的低 k 薄膜的正电子寿命谱
测量条件：深度约150 nm，HMDSO 50 cc/min，N2O 200 cc/min
He 400 cc/min，375oC 15 Torr，RF(1356 MHz) 250 W，LF(380 kHz) 0-100 W
在等离子体 CVD 生长过程中改变 LF 功率会改变寿命谱。 -> 空隙大小发生变化。
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图 5 根据图 4 中的寿命谱计算出的空隙尺寸分布
随着低频功率的增加，大尺寸空洞的比例减少
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图 6 等离子体生长期间平均直径（左刻度，○）和介电常数（右刻度，▲）的 LF 功率依赖性，假设空隙是球体
空隙尺寸和介电常数之间存在相关性，该结果表明亚纳米到纳米空隙与介电常数直接相关。